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    英特尔可能会将目光重新投向晶体管的设计上,以便在2nm或以下等级的半导体工艺上使用。近期,一项新的专利似乎指明了英特尔前进的方向,即“堆叠叉片式晶体管(stacked forksheet transistors)”技术,以保持摩尔定律前进的动力。专利并没有提供太多的细节,而且英特尔也没有提供PPA的改进数据作为参考。

    英特尔表示,新的晶体管设计最终可以实现3D和垂直堆叠的CMOS架构,与目前最先进的三栅极晶体管相比,该架构允许增加晶体管的数量。在专利里,英特尔描述了纳米带晶体管和锗薄膜的使用,后者将充当电介质隔离墙,在每个垂直堆叠的晶体管层中重复,最终取决于有多少个晶体管被相互堆叠在一起。

    英特尔早在2019年就在IEDM活动上展示了3D逻辑集成方面的研究,当时称为堆叠纳米片晶体管技术。至于相关技术如何提高晶体管密度、性能和能效的具体数据,英特尔至今都没有公开。

    位于比利时的研究小组Imec在2019年曾宣布,开发出第一个相关技术的标准单元模拟结果,显示当应用于2nm制程节点的时候,会比传统方法显著提供晶体管密度。其寄望于恒定速度下10%的速度提升或24%的能效提升,同时会有20%的单元面积减少。此外,静态随机存取存储器(SRAM)占用的空间将显著减少30%。

    事实上,英特尔与Imec在纳米电子学领域有着密切而长久的联系,后者的研究成果也是英特尔新专利的基础。

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    已有 1 条评论,共 2 人参与。
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    • CarrotSoul高中生 01-26 10:11    |  加入黑名单

      如此立体堆叠晶体管,会不会导致高负载时,晶体管间有积热呢?

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