台积电制定万亿级晶体管芯片封装计划，2030年前完成1.4/1nm工艺的开发

在IEDM 2023会议上，台积电（TSMC）介绍了万亿级晶体管芯片封装的路线图，将采用3D封装完成。为了实现这一目标，台积电重申了正在开发的2nm级别的N2和N2P工艺，另外会在2030年之前，完成1.4nm级A14工艺和1nm级A10工艺的开发。

据TomsHardware报道，台积电预计随着包括CoWoS、InFO和SoIC等封装技术的进步，可以在2030年左右打造万亿级晶体管的芯片。此外，台积电也在致力构建多达2000亿个晶体管的单芯片。

近年来，由于芯片制造厂商面临技术和资金的挑战，尖端半导体工艺技术的发展有所放缓。与其他同行一样，台积电也面临着相同的挑战，但作为全球最大的晶圆代工厂，台积电非常有信心，随着2nm、1.4nm和1nm制程节点的推出，能够在未来五到六年内在性能、功耗和晶体管密度方面带来进一步的提升。

目前英伟达的GH100是最复杂的单芯片设计之一，拥有800亿个晶体管，不过台积电表示，很快便会有更为复杂的单芯片设计出现，晶体管数量将超过1000亿个。要制造如此大的芯片，难度和成本都变得越来越高，因此更多的芯片设计公司倾向于采用多芯片设计，AMD的Instinct MI300X和英特尔的Ponte Vecchio就是很好的例子，由数十个小芯片组成。

按照台积电的说法，这一趋势将会持续下去，几年后我们会看到超过1万亿晶体管组成的多芯片解决方案。