台积电的2nm工艺在新竹科研发中心研究，生产工厂也已经开始整地动工，下一步会考虑在台中或者高雄扩产，台积电的5nm工艺已经在今年第二季度如期量产，2020年底会有6nm，2021年会推出5nm的加强版N5P，4nm则在2022年量产，3nm的目标时间是2022年下半年，至于2nm什么时候会出来，现在还言之过早，推测可能在2023年风险试产，2024年大规模投产。请大家注意，这些只是台积电的工艺节点名称，并不代表实际晶体管大小。

而先进封装工艺方面，台积电准备对旗下SoIC、InFO、CoWoS等封装工艺技术进行大整合，归类命名为3D Fabric，并计划在2021年下半年在新竹厂投产，2022年台南厂也会跟进，这些技术准备和三星的3D封装技术X-Cube进行直接竞争。

根据Digitimes的报道，由于新冠病毒的流行打乱了三星公司原本为新生产线安装设备的安排，因为病毒对物流和运输服务的影响导致了EUV和其他生产设备的交付延迟了，三星可能会把3nm工艺的投产时间推迟到2022年，这对三星会造成什么影响暂时还未知。

三星的3nm工艺将不再使用FinFET技术相而是转向GAA技术，新的技术可以让芯片面积减少35%，功耗下降约50%，3nm GAA工艺与5nm FinFET工艺相比，同样功耗情况下性能提升33%。

GAA全能门与FinFET的不同之处在于，GAA设计围绕着通道的四个面周围有栅极，从而确保了减少漏电压并且改善了对通道的控制，这是缩小工艺节点时的基本步骤，使用更高效的晶体管设计，再加上更小的节点尺寸，和5nm FinFET工艺相比能实现更好的能耗比。

但台积电的胜利可能不是永远的，根据《韩国经济》杂志报道，三星现在已经向3nm制程迈出了第一步，他们已经攻克了3nm和1nm工艺所使用全能门（GAA）技术。三星的3nm工艺会使用GAA技术，而不是现在的FinFET，新的技术可以让芯片面积减少35%，功耗下降约50%，与5nm FinFET工艺相比，同样功耗情况下性能提升33%。

其实在一年前三星就开展了在3nm GAA工艺的工作，当时他们的目标是2021年实现量产，真是雄心勃勃，三星目标是要在2030年成为世界第一的半导体制作商。

GAA全能门与FinFET的不同之处在于，GAA设计围绕着通道的四个面周围有栅极，从而确保了减少漏电压并且改善了对通道的控制，这是缩小工艺节点时的基本步骤，使用更高效的晶体管设计，再加上更小的节点尺寸，和5nm FinFET工艺相比能实现更好的能耗比。

据cnet报道，这种技术被称为gate all around，简称GAA，是基于对最基本的电子元器件的改造，它将重新塑造芯片核心的晶体管，使它们更小更快。当这些基于新技术的芯片于2021年问世时，这将成为三星与其竞争对手英特尔和台积电竞争的重要一步。

“GAA将标志着我们代工业务的新时代，”加利福尼亚州圣克拉拉市的代工业务营销副总裁Ryan Lee这样表示到。

基于GAA技术的芯片将使电路跨入3nm的大门，据悉，首批3nm芯片是针对智能手机和其他移动设备的，将于2020年进行测试，批量生产将于2021年完成。而对于性能要求更高的芯片（如图形处理器和数据中心的AI芯片），将于2022年到来。

英特尔和台积电没目前没有对此发表评论。

处理器的进步有很多方面，但缩小电路元件的尺寸一直是关键。今天三星制造的芯片已经可以使用7nm工艺，Ryan Lee表示，三星正在改进7nm工艺，采用6nm，5nm和4nm变体，但GAA将让三星将电路缩小到3nm，这还不是全部。Ryan Lee预测，GAA改进将导致2nm工艺可以实现，之后将是1nm的未来技术，然后，他预计尺寸会更小。

“我确信将有超过1nm的新技术，”Ryan Lee说“我不确定是什么样的结构，但它会出现。”

由于结构更简单等原因，每一代新工艺中研发人员往往会使用SRAM芯片做试点，谁造出的SRAM芯片核心面积更小就意味着工艺越先进，此前的记录是三星在今年2月份的国际会议上宣布的6T 256Mb SRAM芯片，面积只有0.026mm2，不过IMEC上周联合Unisantis公司开发的新一代6T 256Mb SRAM芯片打破了这个记录，核心面积只有0.0184到0.0205mm2，相比三星的SRAM微缩了24%。

面积能大幅缩小的原因就在于使用了新的晶体管结构，Unisantis与IMEC使用的是前者开发的垂直型环绕栅极（Surrounding Gate Transistor，简称SGT）结构，最小栅极距只有50nm。研究表明，与水平型GAA晶体管相比，垂直型SGT单元GAA晶体管面积能够缩小20-30%，同时在工作电压、漏电流及稳定性上表现更佳。

目前IMEC正在跟Unisantis公司一起定制新工艺的关键工艺流程及步骤，通过一种新颖的工艺协同优化DTCO技术，研发人员就能使用50nm间距制造出0.0205mm2的SRAM单元，该工艺能够适用于未来的5nm工艺节点。

此外，该工艺还能使用EUV光刻工艺，减少工艺步骤，从而使得设计成本与传统FinFET工艺相当。