CPU与DRAM的速度差距越来越大。图片来自新泽西理工学院

这时候SRAM来救场了，它的速度仍能跟得上CPU，因此人们开始将其内置到CPU中，CPU缓存也因此诞生。最早有记录使用缓存的系统是通用电气的645和IBM360/67，它们配备了TLB转换检测缓冲区，用于加快内存寻址，而最早有记录搭载了数据缓存的系统是IBM System/360 Model 85。我们比较熟悉的摩托罗拉68k系列处理器中，发布于1984年的68020是第一款真正搭载了缓存的68k CPU，拥有256字节的指令缓存。

现在的CPU大都有一套多层缓存系统，将缓存分为L1、L2、L3等，有的还有L4。当L1发生缓存命中失败后，CPU会尝试去L2中读取，如果又失败，则继续向下一层缓存寻找。数字越小，缓存的速度越快，但成本也越高，因此容量一般更小。缓存并不是越大越好，虽然更大的缓存虽然能存储更多的数据和指令，但每一次寻址需要花费更多的周期，可能最终得不偿失。缓存的设计需要平衡时间、空间和制造成本，是CPU架构设计中的一个重要环节。

图为英特尔CPU结构示意图。图片来自AnandTech

由于结构更简单等原因，每一代新工艺中研发人员往往会使用SRAM芯片做试点，谁造出的SRAM芯片核心面积更小就意味着工艺越先进，此前的记录是三星在今年2月份的国际会议上宣布的6T 256Mb SRAM芯片，面积只有0.026mm2，不过IMEC上周联合Unisantis公司开发的新一代6T 256Mb SRAM芯片打破了这个记录，核心面积只有0.0184到0.0205mm2，相比三星的SRAM微缩了24%。

面积能大幅缩小的原因就在于使用了新的晶体管结构，Unisantis与IMEC使用的是前者开发的垂直型环绕栅极（Surrounding Gate Transistor，简称SGT）结构，最小栅极距只有50nm。研究表明，与水平型GAA晶体管相比，垂直型SGT单元GAA晶体管面积能够缩小20-30%，同时在工作电压、漏电流及稳定性上表现更佳。

目前IMEC正在跟Unisantis公司一起定制新工艺的关键工艺流程及步骤，通过一种新颖的工艺协同优化DTCO技术，研发人员就能使用50nm间距制造出0.0205mm2的SRAM单元，该工艺能够适用于未来的5nm工艺节点。

此外，该工艺还能使用EUV光刻工艺，减少工艺步骤，从而使得设计成本与传统FinFET工艺相当。

三星电子日前宣布他们已经成功使用10nm FinFET工艺生产了128Mbit SRAM缓存，后者通常用于处理器的缓存（L1/L2/L3缓存等等），速度比DRAM内存要快得多，目前Intel、TSMC的SRAM缓存还是14、16nm工艺。

三星这么快就生产出了10nm工艺的SRAM缓存说明他们的工艺进展很顺利。根据三星所说，与14nm工艺相比，其10nm SRAM缓存核心面积缩小了37.5%，如果应用于移动处理器，不仅性能更高，也有助于降低芯片核心面积。

至于10nm量产时间，三星预计的时间点在2016年底，跟TSMC的乐观预计差不多，至少都比Intel的10nm工艺进度要快——不过前提是这两家公司都没吹牛，而且工艺进展一帆风顺。