据TrendForce报道，随着HBM4成为存储行业的下一个战场，三星希望通过积极的投资来缩小与SK海力士之间的差距，计划在其华城和平泽的工厂扩大1cnm DRAM的生产，投资将于今年末开始。SK海力士和美光在HBM4上都选择了1bnm DRAM，而三星则将赌注压在1cnm DRAM上。

HBM4属于第六代HBM产品，为12层垂直堆叠，三星打算选择4nm工艺用于大规模生产HBM4的基础裸片，目前试产良品率已经超过了40%，并搭配1cnm工艺制造DRAM芯片。平泽P4工厂的首条1cnm DRAM生产线已经在建设当中，目标月产能为30000片晶圆。如果扩建顺利，额外的投资可将产能提升至每月40000片晶圆。

随着英伟达下一代Rubin架构GPU的到来，加上AMD也在准备Instinct MI400系列，两者都计划采用HBM4，预计HBM4在2026年下半年将成为主流。为此三星还在考虑最早在今年末，将华城部分1znm DRAM生产线也转换成1cnm DRAM。

据EBN报道，三星已经将混合键合技术引入到第六代HBM产品，也就是HBM4，早于竞争对手SK海力士。这不仅显著改善了发热问题，而且还明显提升了I/O数量。随着堆叠层数的增加，需要缩小芯片之间的间隙，引入混合键合技术可以缩小间隙，满足需要更多垂直堆叠层数的HBM产品的生产。

目前SK海力士采用的是MR-RUF技术，将半导体芯片附着在电路上，使用EMC（液态环氧树脂模塑料）填充芯片之间或芯片与凸块之间的间隙。相比之下，三星和美光使用的是TC NCF技术，需要高温高压将材料固化再熔化，然后进行清洗。这个过程涉及2-3个步骤，而MR-RUF技术可以在不需要清洗的情况下一步完成整个过程。

混合键合是一种3D集成技术，使用特殊材料填充和连接芯片，不需要凸块。这种材料类似于液体或胶水，将提供散热和芯片保护，从而实现更薄的整体芯片堆栈。与传统的基于凸块的堆叠相比，具有更低的电阻和电容、更高的密度、更好的热性能、以及更薄的3D堆栈。

不过混合键合技术现阶段也存在一些问题，比如成本较高，所需的专用设备比传统封装工具贵得多，并且需要更多的晶圆厂物理空间。这样会影响资本效率，尤其是在晶圆厂占地面积有限的情况下，这也是存储器供应商谨慎行事的主要原因之一，因此SK海力士暂时也只是将混合键合作为备用工艺。

据TrendForce报道，三星正在与多个客户密切合作，开发定制HBM4和HBM4E解决方案，其中包括了英伟达、博通和谷歌等科技巨头。其中HBM4产品最快在2025年下半年量产，2026年上半年开始发货，如果一切顺利，明年将为三星的营收做贡献。

三星近日公布了截至2025年3月31日的第一季度财报，显示营业利润为6.7万亿韩元，相比去年同期的6.6万亿韩元同比增长1.2%，也高于上一个季度的6.5万亿韩元。其中设备解决方案（DS）部门的销售额增长了8.47%至25.1万亿韩元，可是营业利润却下降了 42.4%，跌至1.1万亿韩元。另一方面，存储器的销售额环比下降 17%，至19.1万亿韩元。

由于市场对高价值芯片的需求疲软和美国出口政策的限制，让三星的HBM销售受到了打击，急切通过12层HBM3E弥补缺口。三星称，已经向客户交付经过重新设计的HBM3E样品，预计从2025年第二季度开始会有更多的买家下单。

HBM解决方案是SK海力士在台积电2025年北美技术论坛的重点展示部分，主要是12层堆叠的HBM4和16层堆叠的HBM3E。早在3月，SK海力士已经宣布成为全球首个向主要客户供应HBM4的存储器厂商，并计划2025年下半年完成量产工作。

HBM4属于第六代HBM产品，英伟达将是SK海力士的首个客户，用于明年的Rubin架构数据中心GPU上。SK海力士引入了在HBM3E获得认可的Advanced MR-MUF工艺，从而在现有12层堆叠上达到了最大36GB容量，I/O接口速度达8Gbps，带宽可提高至2TB/s。新工艺不但能控制芯片的翘曲现象，还有效提升了散热性能，由此最大程度地提高了产品的稳定性。

据了解，SK海力士下一步打算带来16层堆叠的HBM4，容量可进一步提高至48GB。

据TrendForce报道，三星的HBM2E已经进入最后采购阶段，预计很快就会停产，接下来会将重点转向HBM3E和HBM4。由于HBM市场的年复合增长率超过了45%，三星停产旧规格产品，有助于加快技术迭代，将资源集中在新一代产品上，更好地与SK海力士和美光竞争。

据了解，长鑫存储（CXMT）已经量产16nm DDR5 DRAM，性能甚至比SK海力士的12nm产品更好，而且计划2025年将产能提高到每月18万片晶圆，目标2026年切入LPDDR5和车用DRAM市场，为未来进军HBM铺路。长鑫存储开发自己的HBM技术似乎只是时间问题，也迫使三星加速新一代HBM技术的开发与产能扩张。

有消息称，美光已经开始减少DDR4的产量，通知客户不再供应服务器DDR4内存模块，这种转变反映了更广泛的行业趋势。最近美光宣布对业务部门进行重组，以利用人工智能（AI）推动从数据中心到边缘设备的变革性增长，其中HBM产品组合也是重点。

JEDEC表示，HBM4的进步对于需要高效处理大型数据集和复杂计算的应用程序来说至关重要，覆盖范围包括生成式AI、高性能计算（HPC）、高端显卡和服务器。相比于先前的HBM3，HBM4做了诸多改进，包括：

增加带宽 - HBM4采用了2048-bit接口，传输速度高达8Gb/s，可将总带宽提高到2TB/s。

双通道 - HBM4将每个堆栈的独立通道数量增加了一倍，从16个通道（HBM3）增加到32个通道，为设计人员提供了更大的灵活性和独立的访问多维数据集的方式。

电源效率 - 支持供应商特定的VDDQ（0.7V、0.75V、0.8V或0.9V）和VDDC（1.0V或1.05V）电平，从而降低功耗并提高能源效率。

兼容性和灵活性 - HBM4接口定义确保了与现有HBM3控制器的向后兼容性，允许在各种应用中实现无缝集成和灵活性，并允许单个控制器在需要时与HBM3和HBM4一起工作。

定向刷新管理（DRFM）- HBM4结合了定向刷新管理 ，以改进行对row-hammer攻击的缓解效果，且拥有更高的可靠性、可用性和可维护性（RAS）。

容量 - HBM4支持4层、8层、12层和16层DRAM堆栈配置，芯片容量为24Gb或32Gb，单个堆栈最大容量可达64GB。

英伟达技术营销总监兼JEDEC HBM小组委员会主席Barry Wagner表示，高性能计算平台正在迅速发展，需要在内存带宽和容量方面进行创新，而HBM4是与技术行业领导者合作开发的，旨在推动人工智能和其他加速应用的高效、高性能计算的飞跃发展。

SK海力士表示：“以引领HBM市场的技术竞争力和生产经验为基础，能够比原计划提早实现12层HBM4的样品出货，并已开始与客户的验证流程。公司将在下半年完成量产准备，由此巩固在面向AI的新一代存储器市场领导地位。”

在12层HBM4上，SK海力士采用了在HBM3E获得认可的Advanced MR-MUF工艺，从而在现有12层堆叠上达到了最大36GB容量。该工艺不但能控制芯片的翘曲现象，还有效提升了散热性能，由此最大程度地提高了产品的稳定性。SK海力士还以业界最大规模的HBM供应经验为基础，对性能进行验证，并做好量产准备工作。

SK海力士从2022年的HBM3开始，逐渐在HBM细分市场领跑。SK海力士在2024年陆续实现了8层和12层HBM3E产品的量产，并通过开发和供应上的精准把控，维持了面向AI的存储器市场领导力。HBM4属于第六代HBM产品，如无意外，英伟达将是SK海力士的首个客户，用于明年的Rubin架构数据中心GPU上。

去年4月，SK海力士与台积电（TSMC）签署了谅解备忘录（MOU），双方就下一代HBM产品生产和加强整合HBM与逻辑层的先进封装技术密切合作。其中台积电负责生产用于HBM4的基础裸片（Base Die），采用N5和N12FFC+工艺。不过也有消息称，SK海力士可能改变计划，以3nm生产更先进的HBM4基础裸片。

无论是LPDDR5T还是LPDDR5M，本质上仍然是LPDDR5X，在原有JEDEC规范基础上进行了一些扩展，以进一步提升性能。预计LPDDR5M会出现在具有设备端AI功能的智能手机中，以便本地运行密集型操作时消耗更少的电量，满足设备制造商的需求。有分析师认为，SK海力士最快会在年内推出LPDDR5M。

与此同时，SK海力士并没有放慢HBM产品的开发速度，现在已来到一个关键的节点。有媒体表示，SK海力士已经对12层堆叠的HBM4进行了试产，良品率从去年末的60%提升到70%。HBM4进展如此顺利，主要原因是采用了1β (b) nm（第五代10nm级别）工艺制造DRAM芯片，性能和稳定性已经得到验证，相同的制程节点也将用于制造HBM3E产品。

SK海力士计划最早于2025年6月向英伟达运送HBM4样品，以满足Rubin架构产品的需求。SK海力士目标下半年推出首批12层堆叠的HBM4产品，预计2025年第三季度开始进入全面供应阶段。随着良品率的稳步提升，SK海力士的计划看来是可行的。

据Wccftech报道，英伟达将于2025年下半年试产Rubin架构GPU，比原计划提早了大概半年。去年末就有消息称，英伟达希望加快架构之间的迭代节奏，比竞争对方更快地推出新产品，从而巩固自身在人工智能（AI）市场的主导地位。

英伟达之所以能下决心提前6个月带来Rubin架构GPU，很大程度归功于主要合作伙伴SK海力士在2025年6月之前出货HBM4样品，预计第三季度就能开始量产，比SK海力士原先的计划提早了大概一个季度。传闻SK海力士的HBM4在2024年第四季度就已流片，意味着已经与主流合作伙伴完成了验证阶段。此外，英伟达很可能是SK海力士HBM4早期的“独家客户”，比市场其他竞争对手更早地获得尖端HBM产品。

Rubin架构GPU将采用台积电3nm工艺制造，并应用CoWoS-L封装。HBM4将是第六代HBM产品，将改变自2015年以来1024位接口的设计，采用2048位接口，而位宽翻倍也是HBM内存技术推出后最大的变化。HBM4将有24Gb和32Gb模块，速率能达到6.4Gbps。

Vera Rubin是美国的一名天文学家，出生在宾夕法尼亚州费城，瓦萨尔学院天文学专业毕业，并在康奈尔大学读研，。随后在乔治敦大学获得博士学位并留校任教数年后，鲁宾进入非营利科研机构卡内基科学学会工作，成为了研究所地磁部的首位女研究员。Vera Rubin在1981年被选入美国国家科学院，成为其历史上第二位女院士。

据Notebookcheck报道，三星已完成了HBM4的逻辑芯片开发工作，并启动了4nm试生产工作（用于HBM4的基础裸片），标志着向2025年下半年量产迈出了一大步。过去一段时间里，三星明显加快了HBM4的开发步伐，比原计划提前了大约半年，以便争取英伟达这类关键客户的订单，预计将用于下一代Rubin架构GPU，预计2026年上市。除了英伟达外，三星还将目光投向了微软和Meta的新一代定制芯片。

此前三星在ISSCC 2024上分享了一些技术细节，显示HBM4将提供巨大的性能提升，数据传输速率高达2TB/s，比HBM3E快了约66%。同时还将支持6.4GT/s的接口运行速度，接口位宽为2048位，最大提供48GB容量也比当前一代产品提升了约33%。三星还与台积电达成协议，共同开发HBM4，这也是双方首次在人工智能（AI）芯片领域展开合作。

除了HBM4定制化工作外，三星还将重点转向集成AI计算能力和特定数据处理功能，以满足不断变化的需求。传闻三星可能选择转向PIM技术，使内存芯片本身可以执行CPU、GPU、ASIC或FPGA的操作。这种做法可以将处理操作转移到HBM本身，从而减轻了内存与一般处理器之间转移数据的负担。

美光总裁兼首席执行官Sanjay Mehrotra表示：“HBM4E将带来存储器业务的范式转变，采用了台积电先进的逻辑代工制造工艺，为某些客户定制逻辑基础芯片。我们预计这种定制功能将推动美光财务业绩的改善。”

暂时还不清楚美光的基础芯片设计，除了基本的功能外，可能还会有增强的缓存、为特定应用程序（AI、HPC、网络等）量身定制的自定义接口协议、内存到内存传输功能、可变接口宽度、高级电压缩放和供电控制，以及自定义ECC和/或安全性算法等。由于涉及到标准方面的问题，尚不清楚JEDEC标准是否支持此类定制。

美光表示HBM4E的开发工作顺利，已经与多个客户进行合作，可以预期会采用不同的基础芯片和配置，实现可定制设计。同时美光的HBM4E可能还支持Marvell的定制HBM计算架构，以便更好地定制各种XPU和HBM解决方案。

此外，美光的HBM4将采用1bnm（第五代10nm级别）工艺制造，预计用于英伟达Rubin和AMD Instinct MI400系列GPU，不过竞争对手SK海力士和三星都更倾向于采用更为先进的1cnm（第六代10nm级别）工艺。

早在数月前，面对日益增长的市场需求和内存行业的持续复苏，三星选择在其平泽P4工厂建设1cnm工艺的DRAM生产线，目标是在2025年6月开始量产。据TrendForce报道，已开始向Lam Research等合作伙伴订购设备，以便在平泽P4工厂建造1cnm DRAM生产线，预计2025年第一季度开始进行安装，为HBM4量产铺平道路。

其实之前三星就已组装了1cnm工艺的DRAM生产线，不过仅限于试产，而且还取得了不错的进展。如果1cnm DRAM生产线运转良好，且能获得稳定的收益率，那么三星还可能追加额外的投资，进一步扩大产能。1cnm属于第六代10nm级别工艺，电路线宽约为11-12nm，领先于现有第五代10nm级别的1bnm，预计明年开始全面进入商业化生产。

三星的HBM4为12层垂直堆叠，打算选择4nm工艺生产基础裸片，并采用1cnm工艺制造DRAM芯片。三星目前采用10nm工艺生产HBM3E的基础裸片，在新一代HBM4上换成4nm工艺可以增强其在HBM领域的竞争优势。三星希望在HBM4量产上可以追上SK海力士，重新夺回HBM市场的领导地位。

据TrendForce报道，由于客户对先进存储器的需求，SK海力士打算改变原来的计划，以3nm取代5nm，采用更先进的工艺生产HBM4基础裸片，预计HBM4将在2025年下半年开始向英伟达发货。

有消息称，SK海力士在今年3月就推出了HBM4的原型芯片，就有以3nm工艺生产的基础裸片，相比于5nm工艺，性能提升幅度达到了20%至30%。不过性能只是一方面，成本也是SK海力士需要考虑的地方。台积电之所以加入12nm工艺生产HBM4基础裸片的选择，就是为了在满足性能要求的前提下带来成本优势，而3/5nm工艺则可以在更低功耗下达到HBM4预期的速度，或者带来更高的性能。

目前SK海力士的HBM3E依赖于自己的技术生产基础裸片，选择与台积电合作也是为了拉开与竞争对手三星的差距。此前有报道称，三星打算采用4nm工艺生产HBM4的基础裸片。

据TrendForce报道，三星已经开始开发定制HBM4，客户包括了微软和Meta，目标是2025年末进入大规模生产阶段。有消息人士透露，三星正在建立一条HBM4专用生产线，目前正处于“试生产”阶段，以便在量产之前进行试制。

微软和Meta都有自己的AI芯片，前者是Maia 100，后者是Artemis。随着大型科技公司扩大AI数据中心方面取得进展，削减与芯片购买相关的成本的需求越来越强烈，为此一边设计和使用自己的AI加速器，同时还从英伟达和AMD购买AI芯片。得益于三星同时拥有存储器和逻辑芯片的设计部门及生产线，也成为了主要科技公司的理想合作伙伴。

按照今年初三星公布的HBM4计划，数据传输速度将达到了2TB/s，相比HBM3E提高了66%，将提供16层堆叠的模块，容量从36GB提升至48GB，增大了33%。截至HBM3，高带宽内存的重点都放在热管理和提高速度上，到了HBM4，重点将转向集成AI计算能力和特定数据处理功能，以满足不断变化的需求。

最近有报道称，三星再次将注意力转向PIM技术，使内存芯片本身可以执行CPU、GPU、ASIC或FPGA的操作。这种做法可以将处理操作转移到HBM本身，从而减轻了内存与一般处理器之间转移数据的负担。

据TrendForce报道，台积电宣布与三星达成协议，共同开发HBM4，这将是双方首次在人工智能（AI）芯片领域展开合作。也就是说，三星与SK海力士一样，在HBM4时代做出了类似的选择。三星曾表示，为了在HBM领域取得进展，正在与各个代工厂合作，准备了20多种定制解决方案。

据了解，台积电与三星合作的是“无缓冲HBM4”，属于HBM4的一种特殊版本，取消了用于分配电压和防止电气问题的缓冲器。与现有型号相比，这一设计预计将提高40%的功率效率，减少10%的延迟。与之前的HBM产品不同，充当HBM大脑的逻辑芯片可以由其他代工厂生产，而不再局限于存储器制造商。

虽然三星可以提供包括存储器生产、芯片代工、以及先进封装在内的全方位服务，满足客户在HBM4上的相关服务，但是通过与台积电的合作，可以利用对方的技术吸引更多客户。传闻三星还有另外一层考虑因素，就是整合英伟达和谷歌等大客户的定制要求。

按照三星的计划，将在年底前流片HBM4，为2025年底大规模生产奠定基础。三星的HBM4为12层垂直堆叠，打算选择4nm工艺用于大规模生产HBM4的基础裸片，并采用1cnm工艺制造DRAM芯片。