根据zdnet的报道，SK海力士下一代HBM4内存预计将在明年下半年开始量产，流片基本就是芯片设计的最后阶段，说明芯片设计已经基本完成，开始送去试产并完成最后验证，并在确认没有问题后才能开始制造。目前SK海力士是NVIDIA AI芯片的重要HBM内存供应商，几个月前他们已经率先提供HBM3E内存。而HBM4内存则是下一个重要的技术节点，它可提供更快的速度，可提供卓越的能效和更高的带宽。

HBM4与HBM3E相比，位宽直接翻倍，从1024位提升至2048位，拓宽了数据传输带宽，这对新一代AI芯片来说至关重要。HBM4允许堆叠16个DRAM芯片，而HBM3E则是12个，支持24Gb和32Gb的颗粒，这让单颗芯片堆栈容量达到64GB，而HBM3E只有32GB。

SK海力士最近承诺提供比其现有HBM高20到30倍的性能，这进一步加剧了竞争，因为三星也计划在下季度推出自己的HBM4内存。虽然三星未像SK海力士那样迅速通过HBM3E内存的质量检查，但在HBM4内存的竞争上三星是SK海力士的重要竞争对手，也是NVIDIA与AMD的HBM4内存的重要供应商。

据The Elec报道，三星将在年底前流片HBM4，属于第六代HBM产品，此举被认为是为2025年底大规模生产奠定基础。由于从流片到最终确定测试产品之间的时间跨度可能在三到四个月之间，三星的HBM4测试产品预计最早会在明年初发布，之后三星将继续做改进，直到将样品发送给主要客户。

三星的HBM4为12层垂直堆叠，打算选择4nm工艺用于大规模生产HBM4的基础裸片，并采用1cnm工艺制造DRAM芯片。虽然相比于7/8nm工艺，采用4nm工艺的成本要高得多，但是会带来更好的芯片性能，同时能耗方面也有更明显的优势。三星目前采用10nm工艺生产HBM3E的基础裸片，在新一代HBM4上换成4nm工艺可以增强其在HBM领域的竞争优势。

竞争对手SK海力士计划2025年下半年量产12层垂直堆叠的HBM4，打算采用台积电（TSMC）的N5和N12FFC+工艺制造基础裸片，DRAM芯片则是在1β (b) nm和1cnm之间做选择。有消息称，SK海力士原本更倾向于1β (b) nm工艺，但是随着三星采用1cnm工艺制造DRAM芯片，内部最后有可能决定追随三星的做法，换成1cnm工艺。

基础裸片位于芯片堆栈的底部，是HBM的核心组件。DRAM制造商已经有能力为HBM3E等现有产品生产基础裸片，不过对于HBM4，由于客户要求的定制功能，需要额外的晶圆加工步骤。据了解，目前三星4nm工艺的良品率已超过70%，Galaxy S24系列旗舰智能手机中搭载的Exynos 2400也采用了这一制程工艺。

相比于7/8nm工艺，采用4nm工艺的成本要高得多，但是会带来更好的芯片性能，同时能耗方面也有更明显的优势。三星正在采用10nm工艺生产HBM3E，在新一代HBM4上采用4nm工艺可以增强其在HBM领域的竞争优势。

今年4月，竞争对手SK海力士宣布与台积电（TSMC）签署了谅解备忘录（MOU），双方就下一代HBM产品生产和加强整合HBM与逻辑层的先进封装技术密切合作。SK海力士计划与台积电合作开发第六代HBM产品，也就是HBM4。

随后台积电确认将生产用于HBM4的基础裸片，计划采用N5和N12FFC+工艺，为HBM4提供前所未有的性能和能源效率。

JEDEC表示，HBM4的进步对于需要高效处理大型数据集和复杂计算的应用程序来说至关重要，覆盖范围包括生成式AI、高性能计算、高端显卡和服务器。与HBM3相比，HBM4将使每个堆栈的通道数增加一倍，并且占用了更大的物理空间。早在去年就有报道称，HBM4堆栈将采用2048位接口，而以往每个HBM堆栈采用的都是1024位接口，位宽翻倍是2015年HBM内存技术推出后的最大变化。

此外，为了确保支持设备的兼容性，在新标准里，单个控制器可以同时使用HBM3和HBM4，不同的配置需要不同的中介器来适配。HBM4将指定24Gb和32Gb层，并提供4-high、8-high、12-high和16-high的TSV堆栈，目前JEDEC已就最高6.4 Gbps的速率达成协议，并讨论更高的频率。

有消息称，JEDEC为了降低三星、SK海力士和美光的制造难度，可能会放宽HBM4在高度方面的要求，也就是最高的720微米的限制，12层及16层堆叠的HBM4高度将放宽至775微米。这意味着利用现有的键合技术就能实现16层堆叠，而无需转向新的混合键合技术。

据TrendForce报道，三星已经成立了新的“HBM开发团队”，将专注于HBM3、HBM3E和下一代HBM4技术的相关开发工作，以提高三星在HBM市场的竞争力。三星早在2015年就在DRAM部门里组建了专门负责HBM产品开发的团队，甚至还成立了特别工作组，而这次组织架构的改组进一步做了加强。

三星希望能够加快HBM产品的开发进度，抢夺高附加值DRAM市场。早在今年2月，三星就宣布完成了HBM3E 12H DRAM的开发，并在4月量产了HBM3E 8H DRAM。三星从去年开始，就提供了HBM3E给英伟达进行验证，包括了8层和12层堆叠的产品，但是一直没有通过，预计第三季度末能够部分完成验证工作。

此前三星还发表了一篇采访文章，介绍了目前HBM产品的开发情况，并再次重申了HBM4正在开发当中，将于2025年首次亮相。之前还有传言称，三星打算在下一代HBM4引入针对高温热特性优化的非导电粘合膜（NCF）组装技术和混合键合（HCB）技术。

据AnandTech报道，台积电在近日举办的2024欧洲技术研讨会上表示，将采用N5和N12FFC+工艺制造基础裸片，为HBM4提供前所未有的性能和能源效率。台积电称，正在与主要的HBM内存合作伙伴联手，在先进制程上实现HBM4的全堆栈集成，其中N12FFC+工艺可以在满足性能要求下具备成本优势，N5工艺则可以在更低功耗下达到HBM4预期的速度。

N5是目前最先进的制程工艺之一，用于制造最好的CPU和GPU，现在用到存储器上属于一件大事，比起之前传言中采用的N7工艺更为先进。利用N5工艺，可以将更多的逻辑和功能封装到HBM4的基础裸片里，并实现非常精细的互连间距，这对于逻辑芯片上的直接键合至关重要，从而提高人工智能（AI）和高性能（HPC）所需的内存性能。N12FFC+工艺源自台积电非常成熟的16nm FinFET技术，制造的HBM4基础裸片可用于构建12层及16层堆栈，分别提供48GB和64GB的容量，比起N5工艺更具性价比。

此外，台积电还在优化CoWoS-L和CoWoS-R封装技术，以支持HBM4集成。按照SK海力士和台积电的计划，HBM4预计在2026年投产。

虽然距离HBM4投产还有两年的时间，不过SK海力士已经在加速推进第七代HBM产品的开发工作。据etnews报道，SK海力士HBM先进技术团队负责人Kim Kwi-wook在近日举行的“IMW 2024”活动上分享了下一代HBM的发展方向，表示当前HBM技术已达到新的水平，同时代际更迭周期也在加快，从HBM3E开始，由以往的两年变成了一年。

行业对于高带宽存储器的高需求迫使SK海力士将HBM项目提速，预计首批12层堆叠的HBM4最快会在明年下半年到来，到2026年还会有16层堆叠的产品，不但会利用MR-MUF技术，同时还会往更为定制化的方向发展，而HBM4E最早会在2026年出现。这是SK海力士首次提及HBM4E，确认了新标准的存在，传闻带宽将是上一代产品的1.4倍。

负责HBM4开发的新团队由三星DRAM开发副总裁Hwang Sang-joon负责，并直接向三星存储芯片业务总裁Lee Jung-base汇报工作，内部也通过调整主要人员等手段来加强新建开发团队的实力。上个月三星还发表了一篇采访文章，介绍了目前HBM产品的开发情况，并再次重申了HBM4正在开发当中，将于2025年首次亮相。

据三星介绍，随着硬件的多功能性变得更加重要，HBM4在设计上也会针对不用的服务应用进行优化，计划通过统一核心芯片、多样化封装和基础芯片（比如8/12/16层堆叠）来应对。为了解决功耗墙的问题，首个创新将从使用逻辑工艺的基础芯片开始，随后是第二个创新，从当前2.5D HBM逐步发展到3D HBM，最后预计会出现第三次创新，比如HBM-PIM，也就是具备计算功能的内存半导体技术，这点之前三星已经有过介绍。

之前还有传言称，三星打算在下一代HBM4引入针对高温热特性优化的非导电粘合膜（NCF）组装技术和混合键合（HCB）技术。

据The Elec报道，SK海力士打算选择台积电的7nm工艺，用于生产HBM4所需要的基础裸片（Base Die），这是双方针对搭载于HBM封装内最底层的基础裸片优化工作的一部分。HBM是将多个DRAM裸片（Core Die）堆叠在基础裸片上，并通过硅通孔（TSV）技术进行垂直连接而成。基础裸片也连接至GPU，起着对HBM进行控制的作用。

SK海力士包括HBM3E（第五代HBM产品）在内的HBM产品，都是基于自身制程工艺制造了基础裸片，但HBM4选择台积电的先进逻辑工艺，以便增加更多的功能。双方还计划将SK海力士的HBM产品和台积电的CoWoS技术融合，做进一步的协力优化工作，以应相关客户对HBM产品的要求。

此外，SK海力士还计划生产在性能和功效等方面更广的满足客户需求的定制化（Customized）HBM产品。根据SK海力士的安排，2026年将实现HBM4的批量生产。

SK海力士表示：“公司作为AI应用的存储器领域的领先者，与全球顶级逻辑代工企业台积电携手合作，将会继续引领HBM技术创新。通过以构建IC设计厂、晶圆代工厂、存储器厂三方技术合作的方式，公司将实现存储器产品性能的新突破。”

据了解，SK海力士和台积电首先致力于针对搭载于HBM封装内最底层的基础裸片（Base Die）进行性能改善。HBM是将多个DRAM裸片（Core Die）堆叠在基础裸片上，并通过硅通孔（TSV）技术进行垂直连接而成。基础裸片也连接至GPU，起着对HBM进行控制的作用。

SK海力士包括HBM3E（第五代HBM产品）在内的HBM产品，都是基于公司自身制程工艺制造了基础裸片，但HBM4开始会采用台积电的先进逻辑（Logic）工艺，以便增加更多的功能。SK海力士和台积电将协力优化SK海力士的HBM产品和台积电的CoWoS技术融合，以应相关客户对HBM产品的要求。

此外，SK海力士还计划生产在性能和功效等方面更广的满足客户需求的定制化（Customized）HBM产品。

目前无论是三星的TC NCF技术还是SK海力士的MR-RUF技术，都是使用凸块实现层与层之间的连接。上个月三星宣布，已开发出业界首款HBM3E 12H DRAM，从过去的8层堆叠提高至12层堆叠，而且通过对TC NCF材料的优化，已经将间隙减低至7微米。不过要实现16层堆叠，厚度必然会继续增加，现有的技术在原限定高度下很难实现这样的操作。

混合键合技术不需要凸块，通过板载芯片和晶圆直接键合，让层与层之间更加紧密，以减少封装厚度。不过混合键合技术尚未成熟，而且相比现有的键合技术过于昂贵，因此现阶段存储器制造商还不太愿意采用。

随着JEDEC同意放宽HBM4的高度限制要求，一方面为混合键合技术争取到了更多的开发时间，另一方面也加快了HBM4的商业化进程。

HBM类产品前后经过了HBM（第一代）、HBM2（第二代）、HBM2E（第三代）、HBM3（第四代）、HBM3E（第五代）的开发，其中目前最为先进的HBM3E是HBM3的扩展（Extended）版本，而HBM4将是第六代产品。HBM4堆栈将改变自2015年以来1024位接口的设计，采用2048位接口，而位宽翻倍也是是HBM内存技术推出后最大的变化。由于2048位接口需要在集成电路上进行非常复杂的布线，可能需要台积电更为先进的封装技术来验证HBM4芯片。

有消息称，HBM4芯片将用于Blackwell架构GPU第二次迭代升级中。

HBM类产品前后经过了HBM（第一代）、HBM2（第二代）、HBM2E（第三代）、HBM3（第四代）、HBM3E（第五代）的开发，其中HBM3E是HBM3的扩展（Extended）版本，而HBM4将是第六代产品。HBM4堆栈将改变自2015年以来1024位接口的设计，采用2048位接口，而位宽翻倍也是HBM内存技术推出后最大的变化。

目前单个HBM3E堆栈的数据传输速率为9.6GT/s，理论峰值带宽为1.2TB/s，而由六个堆栈组成的内存子系统的带宽则高达7.2TB/s。出于于可靠性和功耗方面的考虑，一般速度不会达到最高的理论带宽，像H200的峰值带宽为4.8TB/s。按照美光之前的说法，单个HBM3E堆栈的峰值带宽将提高到1.5TB/s。由于2048位接口需要在集成电路上进行非常复杂的布线，预计成本也会高于HBM3和HBM3E。

HBM4在堆栈的层数上也有所变化，除了首批的12层垂直堆叠，预计2027年存储器厂商还会带来16层垂直堆叠。此外，HBM还会往更为定制化的方向发展，不仅排列在SoC主芯片旁边，部分还会转向堆栈在SoC主芯片之上。

HBM类产品前后经过了HBM（第一代）、HBM2（第二代）、HBM2E（第三代）、HBM3（第四代）、HBM3E（第五代）的开发，其中HBM3E是HBM3的扩展（Extended）版本，而HBM4将是第六代产品。SK海力士表示，HBM3E会在2024年进入批量生产，而启动HBM4的开发工作标志着HBM产品的持续发展迈出了重要的一步。

此前有报道称，下一代HBM4设计会有重大的变化，内存堆栈将采用2048位接口。自2015年以来，每个HBM堆栈采用的都是1024位接口，将位宽翻倍是HBM内存技术推出后最大的变化。如果HBM4能保持现有的引脚速度，意味着带宽将从现在HBM3E的1.15TB/s提升至2.3TB/s，提升会相当明显。

传闻HBM4在堆栈的层数上也有所变化，除了首批的12层垂直堆叠，2027年还会带来16层垂直堆叠。同时HBM还会往更为定制化的方向发展，不仅排列在SoC主芯片旁边，部分还会转向堆栈在SoC主芯片之上。