关于 3D堆叠 的消息
英特尔展示背面供电和直接背面触点的3D堆叠CMOS：未来节点工艺的重大突破
在IEDM 2023上，英特尔研究人员在大会上展示了结合背面供电和直接背面触点（direct backside contacts）的3D堆叠CMOS晶体管，分享了近期背面供电研发突破的扩展路径（如背面触点），并率先在同一块300毫米晶圆上，而非封装中，成功实现了硅晶体管与氮化镓（GaN）晶体管的大规模单片3D集成。
英伟达与SK海力士对GPU进行重新设计：将HBM以3D堆叠在逻辑核心上
SK海力士是现阶段HBM类产品的市场领导者，占据了最大的市场份额，也是英伟达数据中心GPU主要的显存供应商。目前SK海力士、三星和美光都在开发下一代HBM4，内存堆栈预计将采用2048位接口。
英特尔表示会将3D堆叠缓存带到小芯片设计，与英伟达在代工服务上存在合作机会
要说近两年AMD在处理器上最让人赞赏的新技术，相信不少玩家都会选择3D垂直缓存（3D V-Cache）技术，在部分工作负载中带来了大幅度的性能提升，使其在与英特尔处理器的竞争中占据了优势。
IMEC公布亚1nm晶体管路线图：3D堆叠的CMOS 2.0计划
IMEC成立于1984年，目前是欧洲领先的独立研究中心，研究方向主要集中在微电子，纳米技术，辅助设计方法，以及信息通讯系统技术（ICT）。近日，IMEC就发布了其1nm以下工艺的路线图，分享了对应的晶体管架构研究和开发计划。
IME突破四层3D堆叠技术，未来芯片或许就像三明治
随着半导体工艺技术的研发愈加困难，想突破更先进的工艺变得相当不容易。且不说英特尔在14nm工艺节点徘徊了很久，想进入10nm以下区域估计也要费不少周折，即便处于领先地位的台积电（TSMC），近期也传出3nm工艺延期的消息，至于台积电身后的追随者三星，似乎也不是特别顺利。
英特尔公布Lakefield细节：3D多层堆叠+大小核搭配、超小封装实现完整计算SoC
英特尔早在几个月前就确认了Lakefield处理器，这款处理器最重要的技术就是英特尔的Foeveros 3D封装技术，可以将不同架构、工艺的核心封装在一起，提供了极大地灵活性。在近日的Hot Chips 31会议中，英特尔也将一些技术细节公布出来。
利用半导体制冷，AMD新专利有望解决3D堆叠散热问题
随着半导体制程工艺的升级难度越来越大，进度越来越缓慢，台积电的7nm工艺开发成本已经超过了30亿美元，接下来的5nm工艺预计要超过50亿美元，在平面上想提升晶体管密度这事情已经变得相当有挑战性，3D度堆叠工艺可能是解决这问题的一个好方法，结构简单的NAND闪存已经大面积转向3D堆叠工艺了，HBM显存也是利用3D堆叠工艺生产的，但是3D堆叠工艺也不是万能的，散热就是3D堆叠工艺要面临的一大难题，层数越多热量堆积就越严重，AMD近日申请的一项专利就有可能解决这一问题的。
不遑多让，AMD有望将3D堆叠SRAM和DRAM用于其CPU和GPU
Intel在去年12月的“架构日”活动上公布了名为“Foveros”的全新3D封装技术，该技术首次引入了3D堆叠的优势，可实现在逻辑芯片上堆叠逻辑芯片，当时Intel展出使用该技术制造的Hybrid x86 CPU，也公布了一些规格细节。老对手AMD当然也不甘落后，AMD在最近的活动中透露，他们正致力于在其处理器之上使用3D堆叠DRAM和SRAM的新设计来提高性能。
3D NAND未来线路图，到了2021年我们将用上140层堆叠的闪存
在正在举行的国际存储研讨会2018（IMW 2018）上，应用材料公司Sean Kang介绍了未来几年3D-NAND的发展线路图，到了2021年，3D-NAND的堆叠层数会超过140层，而且每一层的厚度会不断的变薄。
谋划内存技术未来，微软加入HMC阵营
据报道，微软近日宣布加入HMC组织，该组织是由美光、三星、IBM、Open-Silicon以及Xilinx组成，目的是制定与现有RAM内存标准兼容的HMC内存标准。
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