关于 Cadence 的消息
Cadence发布PCIe 6.0 IP测试芯片设计套件，采用台积电5nm工艺制造
大概在一个月前，PCI-SIG宣布PCIe 6.0已经到了0.9版本，相当于最终草案阶段。目前PCI-SIG成员正在对技术进行内部审查，以确保其知识产权和专利。除非出现重大问题，否则不允许进行任何功能上的修改，相关企业也可以开始在产品中采用PCIe 6.0。
Cadence发布PCIe 6.0 IP测试芯片设计套件，采用台积电5nm工艺制造
大概在一个月前，PCI-SIG宣布PCIe 6.0已经到了0.9版本，相当于最终草案阶段。目前PCI-SIG成员正在对技术进行内部审查，以确保其知识产权和专利。除非出现重大问题，否则不允许进行任何功能上的修改，相关企业也可以开始在产品中采用PCIe 6.0。
Cadence正式宣布：推出业界首个针对USB4的验证IP（VIP）
据外媒报道，Cadence Design Systems近日宣布了业界首个验证IP（VIP），此举是为了支持最近发布的USB4标准。USB4的测试将使工程师能够开发出符合标准的芯片系统（Soc）设计，这样可以用更少的工作量和更强的成功率完成设计的功能验证。此外，该USB4的VIP包括Triplecheck技术，它为用户提供了一个与规范相关联的验证计划和一个全面的测试套件，以确保遵守USB4的规范。
DDR5频率可达6400MHz，但单条64GB才是更重要的
前日Cadence宣布验证了台积电7nm工艺代工的DDR5 IP芯片原型，而且速度达到了DDR5-4400，性能比目前商用市场上DDR4-3200高了37.5%。DDR5 IP验证芯片的问世意味着DDR5离我们又近了一步，很多人对DDR5的期待就是频率更高，随便跑DDR5-6400才有惊喜。没错，DDR5的高带宽是一个优势，但在业内专家来看DDR5带给我们更重要的其实是容量，DRAM核心容量将达到16Gb、32Gb，是目前的2-4倍，单条64GB容量的内存不来一条？
台积电宣布WoW堆叠晶圆技术，有望成倍提高核心晶体管数量
台积电最近可谓是意气风发，第一代7nm工艺已经进入量产阶段，而在不久前的TSMC Technology Symposium技术会议上，提出了具有革命性意义的工艺技术Wafer-on-Wafer (WoW，堆叠晶圆)，就像是3D NAND闪存多层堆叠一样，将两层Die以镜像方式垂直堆叠起来，有望用于生产显卡GPU，创造出晶体管规模更大GPU。
更快的DDR5来了：台积电7nm工艺，DDR5-4400频率
早上写AMD AM4插槽会持续用到2020年时还提到了DDR5内存支持的问题，照现在的情况来看我们是没多大可能在2020年之前用上DDR5内存的，不过这是针对消费级市场而言，DDR5很可能跟DDR4一样率先在企业级、服务器市场上应用。今天Cadence公司宣布他们基于台积电7nm工艺验证了DDR5 PHY原型，频率可达4400MHz，比目前商用的3200MHz内存快了37.5%。
DDR4提速3200Mbps，Cadence宣布16nm FinFET工艺DDR4物理层IP
今年三季度的Haswell-E/EP将成为首个支持DDR4内存的平台，美光、三星、SK Hynix的DDR4内存也在进行中。目前DDR4的运行速率并不算多高，初代产品多数都是DDR4-2133规格的，甚至不及高频DDR3内存。Cadence公司日前宣布他们已经使用TSMC的16nm FinFET工艺生产了新DDR4内存物理层IP，速度可达3200Mbps。
IBM FinFET助力，14nm工艺Cortex-M0芯片流片成功
日前Cadence、IBM和ARM联合宣布，基于IBM FinFET技术14nm工艺的ARM Cortex-M0芯片已经流片成功。这对于计划在后年推出的Cortex-A50处理器来说，应该是一个很好的消息。
Cadence公布世界首款28nm工艺DDR4物理层及控制器
Cadence Design Systems周一宣布，该公司自有知识产权的DDR4内存物理层及内存控制器电路已经在TSMC 28nm（28nm HPM及28nm HP）工艺下试验成功，这将是世界上第一款28nm工艺的DDR4内存控制器。
