后藤大叔的文章又来了，上周他撰文分析了AMD Kaveri APU的架构及工艺（CPU、GPU及工艺三重升级，Kaveri APU详解），后者的GPU部分非常大，将整合512个GCN流处理器单元，数量和性能都会比目前的Trinity/Richland APU提升很多，但是Kaveri APU也不是没有挑战的。
细心的读者应该会记得Kaveri APU的512个GCN单元在规模上会达到HD 7750显卡的级别，但是性能肯定会比HD 7750差好多，其中一个主要原因就是带宽问题，HD 7750搭配128bit GDDR5缓存的带宽是72GB/s，而Kaveri APU支持的是双通道128bit DDR3内存，即便上到DDR3-1866，总带宽上跟独显也不能相比，更何况这个带宽还是要跟CPU分享的。
后藤弘茂今天这篇文章就是讲AMD如何解决未来APU的带宽问题的，这里讨论的是未来的技术，并不一定能在Kaveri APU上实现。
APU带宽问题：eDRAM虽好，代价太高
Kaveri APU集成了512个GCN流处理器单元
随着GPU性能的不断提高，带宽问题并不是第一次出现了，Intel也遇到了这样的问题，他们的解决方法是集成高带宽的eDRAM缓存，Haswell处理器中GT3e就是这样解决的，这个问题我们之前也有过论述，详情可以参考：GT3e再揭秘：128MB容量，512bit位宽，50美元成本
Intel的这种做法在主机市场已有过先例，即便是最新的Xbox One处理器也集成了32MB eSRAM，而AMD在解决APU带宽时也有过类似的考虑，他们承认Intel集成eDRAM缓存的方式很有意义，技术方向上也是对的，但是这种方案也不是没有局限。
AMD Fusion部门CTO Joe Macri表示他们也考虑这种方案多年了，但是问题在于成本，这是AMD不得不重视的问题。在GT3e核显的分析中我们知道Intel集成128MB eDRAM缓存的成本是50美元，这个代价非常高，50美元都够用户去买一块独显了，把这么高成本的东西用在CPU上可不是一般人能做出来的。（其实不光是成本问题，Intel拥有先进的制程工艺，可在Haswell上集成eDRAM缓存，对核心面积影响也不一定很大，但是AMD不一样，没这样的工艺可用）
当然，AMD在PS4主机处理器上使用的是另一种解决方案——统一GPU、CPU寻址的8GB GDDR5内存，所以PS4的带宽高达176GB/s，比得上高端显卡了，只不过这种专用的技术用在PC上的APU还是不可行，现在根本就没有使用GDDR5标准的内存。
eDRAM以及GDDR5内存这两种方案都不可行之后，AMD的目光就放在了JEDEC的标准规范上。
HBM及WIO2：AMD寄予厚望的高带宽标准规范
AMD不能在私有的标准上下赌注，他们寄予厚望的、解决APU带宽问题的方案就是JEDEC正在制定的标准规范，主要的候选者就是HDM以及Wide I/O 2这两种规范。
HBM（High Bandwidth Memory）以及WIO2（Wide I/O 2）都是存储标准组织JEDEC正在制定中的两种高带宽解决方案，WIO2主要用于未来的移动设备中，功耗比较低，而HBM则面向HPC市场，主打高带宽。
HBM及WIO2可以通过TSV（Through
Silicon Via硅通孔技术）在GPU和CPU之间打通内存通道。
WIO2预计有256-512个针脚，切割针脚的传输速率定为800Mbps，并可超频到1Gbps运行，这样一来其带宽可达25.6-51.2GB/s，超频时为68GB/s。HBM则由1024个针脚，速率1-2Gbps，总带宽可达128-256GB/s，相比之下目前384bit位宽的GDDR5带宽也不过256GB/s。
不同类型内存带宽
LPDDR4与WIO2标准比较
WIO2则是一种用于取代目前的LPDDR的新型标准，现在LPDDR3规范的每个die最大带宽只有6.4GB/s，未来的LPDDR4可达到12.8GB/s，而WIO2则是奔着25.6GB/s或者51.2GB/s去的。
Intel GT3e集成的eDRAM缓存单向带宽50GB/s，双向100GB/s，位宽256bit，算起来速率不过1.6Gbps，如果对比下面的内存带宽路线图，那么就可以发现HBM甚至WIO2的带宽都能轻易超过eDRAM。
未来的内存路线图（点击放大）
根据JEDEC五月份的“Mobile Forum 2013”会议所说，WIO2标准可能在2014年制定完成，HBM标准预定的完成时间进度表甚至会领先WIO2。后藤弘茂之前的文章称HBM要到2015年才会有实际动作，不过2014年可能就会有商业化产品出现。
移动内存路线图
如果是这样，那么Kaveri可能是最后的、支持DRAM内存的APU了。（我怎么觉得2014-2015年就开始WIO2、HBM有些太乐观了，DDR4商业化还没开始呢）
AMD最初打算在GPU部分借助TSV工艺使用3D直接堆叠DRAM的，不过现在他们决定利用一种2.5D的堆叠技术（TSV Silicon Interposer，TSV硅介入），这种方式不需要使用复杂的TSV工艺，这样有助于提供APU/GPU的良率。
AMD最终选择的2.5D堆叠工艺
HBM/WIO2与DDR3/4融合的问题
通过TSV工艺可以提升HBM/WIO2的容量，如果用于GPU，那么HBM全部会作为视频显存，取代GDDR5显存的作用，而移动领域使用WIO2也是同样的情况。
但在PC市场，HBM如何在低成本、大容量的情况下用作APU的内存就是个问题了。因此，为了提升内存容量就要考虑HBM与DDR3/DDR4内存的融合问题，这样可以扩展内存容量，不过在同一个封装上集成高带宽的HBM/WIO2、（相对）低带宽的DDR又是一个问题了，这就跟Haswell上集成eDRAM一样了。
HBM与DDR4内存在APU上的架构
现在问题又来了，这种融合HBM及DDR4的内存需要考虑如何使用HBM及WIO2的问题了。Haswell集成eDRAM的应用中，读取数据需要tagRAM内存，根据核心面积的大小推断Haswell上只有一个tagRAM，而用于PC的HBM/WIO2容量更大，可达4-8Gbit，那么对应的tag RAM就需要增多，这又会带来效率问题。
Haswell的eDRAM架构
就算不考虑HBM/WIO2内存做不做缓存带来的硬件问题，软件方面也存在难题。如果用作内存，那么它必须支持软件控制，在两种不同的内存类型上进行软件管理也是很复杂的问题，AMD的解决办法是统一虚拟寻址，也就是之前报道过的hUMA技术。
目前的讨论还局限于纸面上，AMD何时推出支持HBM及WIO2内存的APU还是未知数。
游客 2014-01-15 14:36
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游客 2013-12-10 11:46
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游客 2013-09-29 18:28
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游客 2013-07-09 20:24
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游客 2013-07-08 19:07
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超能网友终极杀人王 2013-07-08 18:27 | 加入黑名单
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游客 2013-07-08 17:57
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我匿名了 2013-07-08 16:53
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游客 2013-07-08 16:08
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游客 2013-07-08 15:48
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超能网友终极杀人王 2013-07-08 14:41 | 加入黑名单
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游客 2013-07-08 14:34
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游客 2013-07-07 17:44
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