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    AMD对于第三代锐龙桌面处理器的信心可以说是非常充足的,因为它们不仅有目前游戏PC领域中规格最高的16核32线程处理器锐龙9 3950X,而且在性能上基本已经超越了对手同级别的产品。那么为什么新的锐龙处理器能有这样的表现呢?7nm工艺带来的功耗与频率红利是一方面,但更重要的是Zen 2架构带来了更高的效能。

    AMD表示,Zen 2架构是从Zen和Zen+架构发展而来,可以说是后两者的一个延续,但同时也作出了很多创新和改良,最终在运算能力和扩展能力上都有了很大的提升。

    Zen 2架构核心仍然维持1个核心支持2个线程的SMT同步多线程设计,但相比前代架构又更大微指令缓存,支持4K指令,L3缓存相比Zen和Zen+架构要直接翻倍,1个核心内部有4个整数单元和2个浮点单元。


    基础缓存结构

    Zen 2架构的缓存系统也得到进一步的优化,L1指令缓存32KB,8-Way阵列,L1数据缓存32KB,8-Way阵列,位宽32位,与Zen架构相比L1数据缓存位宽翻倍;L2缓存容量仍然为512KB,8-Way阵列;L3缓存则为16MB,16-Way阵列。


    取指令系统的改善


    指令解码系统的改善


    双浮点读写位宽从128位增加至256位


    整数单元的改进


    读取与存储系统改进

    综合来说,Zen 2架构更接近与是对Zen和Zen+架构原本不完善的地方进行了补完,同时还多个方面都进行了增强,通过增加双倍缓存的方式,增加了指令预测的命中率,加大了内部数据与指令传输的带宽,使核心运行效率可以得到最大化。

    不过要说到最大的改变,这还得要数处理器的物理结构变化最大。从AMD公布的处理器内部结构图可以看出,这次CPU的内部不是一个封装在一起的大核心,而是被分为了CPU核心以及I/O核心两个部分,以锐龙9 3950X的结构来看,上面两个就是CPU核心,下面的就是I/O核心。


    AMD称这种设计为Infinity Fabric设计,这个设计可以通过CPU核心与I/O核心的不同组合变化出不同级别的产品

    在AMD的设计中,一个CCX核心是四核心8线程,这点与以往是相同的,两个CCX则组成一个CCD模块,就是8核16线程了。当一个CCD模块也就是一个CPU核心与I/O核心,那就是8核16线程的处理器,像锐龙9 3950X这种16核心的就是两个CCD与一个I/O核心配对。

    每个CCD核心之间的数据交换都要经过I/O核心上Data Fabric进行,同时内存控制器也从CPU核心移到了I/O核心上,因此不管那个CCD模块它们与内存控制器进行数据交换都是相同速率和延迟的。

    当然你也可能会问这样设计是否不利于CCD模块相互之间的数据交换,对比AMD表示这点已经在他们的考虑当中,实际上你不能单独把这部分剥离出去看,你要从整个CPU的设计来进行看待,不可否认这样的设计并不是CCD模块相互之间交换数据的最佳设计,但是在综合考量多方面的表现后,这种设计是平衡度最佳的,而且CPU内部的大缓存设计也在一定程度上解决了这些问题,最终Zen 2架构表现出来的效能足以说明一切。


    双倍的核心带来双倍的性能,说明这个设计有极高的效能


    Zen 2架构的能效比也远超上一代的Zen+架构


    7nm工艺也带来了更高的Boost频率


    内存延迟上也有了很大的改善

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    • 游客 2019-06-23 19:24

      游客

      本评论因举报过多被折叠 [+]

      2700X比8700k单核性能高2%,结果游戏被反超13%

      所以这次3900X单核要比9900K高15%才能实现游戏打 ...

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      11#

    • 游客 2019-06-11 23:21

      本评论因举报过多被折叠 [+]

      10#

    • 游客 2019-06-11 19:34

      游客

      最后这个内存延迟看起来还是惨不忍睹啊
      2019-06-11 13:44 已有5次举报
    • 支持(5)  |   反对(2)  |   举报  |   回复
    • 大三级缓存带来了UP TO 33ns有效内存延迟减少,也就说这个69ns的有效内存延迟只有40多ns

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      9#

    • 游客 2019-06-11 18:59

      有人知道和9900k内存延迟对比,谁更好吗

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      8#

    • 游客 2019-06-11 17:29

      AMD这代CPU绝对可以大声喊:YES!显卡还差了点。。。。

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      7#

    • 游客 2019-06-11 13:44

      最后这个内存延迟看起来还是惨不忍睹啊

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      6#

    • thesea管理员 2019-06-11 12:36  加入黑名单

      旺旺 博士

      “不可否(则)这样的设计并不是CCD模块相互之间交换数据的最佳设计”
      不可否认?
      2019-06-11 11:59 已有1次举报
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    • 已改,谢谢

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      5#

    • 游客 2019-06-11 12:04

      真真的了不起!

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      4#

    • 旺旺博士 2019-06-11 11:59  加入黑名单

      “不可否(则)这样的设计并不是CCD模块相互之间交换数据的最佳设计”
      不可否认?

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      3#

    • 游客 2019-06-11 11:37

      农企要翻身农奴把歌唱了

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      2#

    • 游客 2019-06-11 09:53

      英特尔不在瑟瑟发抖吗

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      1#

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