E X P
本文约 1080 字,9 张图表,正努力加载…
  • 编辑
  • 评论
  • 标题
  • 链接
  • 查错
  • 图文
  • 拼 命 加 载 中 ...

    最近有业内消息称,台积电将会在下个月开启5nm制程的大规模量产,上周六,WikiChip将他们从各种会议上掌握到的台积电5nm工艺信息整理成了文章,本文就简单介绍一下台积电5nm制程的一些特性与它达成的目标。


    图片来自于WikiChip,下同

    WikiChip预测台积电的5nm工艺密度将达到171.3MTr/mm2,而在IEDM上面,台积电公开密度提升有1.84倍,与WikiChip预测的1.87倍十分相近。

    n5-euv-mask
    台积电N5工艺使用的EUV掩膜

    根据台积电在IEDM会议上面的发表,WikiChip推测它的栅级间距为48nm,最小鳍片间距为30nm,相对于N7工艺,前者是0.84x,后者则是0.75x。单元高度仍为6T,与N7工艺相同,另外N5 HPC可能将会把单元高度扩大到7.5T。

    tsmc-n5-overview

    然后看到工艺在性能和功耗上面的改进,在IEDM上面,台积电介绍N5在同能耗下能够提升15%的频率,在同频率下降低30%的能耗。另外,对于由60%逻辑电路、30%SRAM和10%I/O电路组成的典型移动SoC,N5能够让它的尺寸减小35%~40%。

    n5-ppa

    n5-cells

    N5除了N7时代就有的uLVT(ultra-LVT)工艺外,还新增了一种eLVT(extreme-LVT)工艺,相比起N7 uLVT,它能够提升25%的频率,而在不追求极限密度的N5 HPC工艺下,它相比uLVT还能提高10%的频率。

    台积电强调N5将会大规模使用EUV光刻,而实际上这将会是台积电的首个主要EUV节点。因为N7+不兼容原有的电路设计,基本上没几个客户用,而台积电也将N5设计为N7主要的迁移节点。

    tsmc-mask-count

    通过大规模引入EUV光刻,台积电成功地减少了N5所需的掩膜数量,上图是将N16所需的约60层掩膜作为底数算出来的情况,如果N5没有使用EUV光刻,那么它所需的掩膜数量将从N7的1.45x激增到1.91x。而在EUV光刻的帮助下,N5使用的掩膜数量甚至比N7的87层还要少,约为1.35x/81张。台积电使用了约10层EUV掩膜,它们成功取代了至少4倍的DUV层。

    n5-hmc

    另外,台积电还在N5上面引入了高迁移率通道(High-mobility Channel)这项新技术来改善驱动电流的情况。官方并没有给出具体实现情况,不过WikiChip认为台积电可能为pMOS期间使用了SiGe通道,也就是引入锗元素。它将会带来约18%的性能提升,相当可观。

    N5的其他改进还有Scaling Boosters和内部互联,不同都没有公布太多细节。

    N5对于SRAM生产有两种库,高密度(High-Density)和高性能(High-Performance)库,前者的单元面积为0.021μm2,后者的面积为0.025μm2,无论采用哪种库,其密度都是迄今为止最高的。

    sram-density-tsmc-5

    在N5制程下,用作L1缓存的SRAM可以在0.85V电压下跑到4.1GHz,如果将电压提高到0.9V,其频率还可以进一步提升到4.2GHz。


    台积电测试芯片的规格

    在年内我们应该能看到应用台积电N5工艺的SoC,比如说苹果的A14和华为的下一代旗舰SoC。要上桌面端的话,还是要等等,高密度带来的一个问题就是高积热,这是很难解决的。

    如果台积电的N7还不能说是完全领先于其他家的话,那么N5是真的拉开了很大的差距,三星的N5密度比台积电的低太多了,而Intel的7nm也许可以追上,但是还要很长的时间。

    ×
    热门文章
    1超能课堂(223):手机内存都已经16GB了,PC的8GB内存还够用吗?
    2华为发布2020款MateBook X Pro:1TB固态仅需加价3000元
    3多项收费“吃相难看”、安卓/iOS价格歧视……11家音视频网站被约谈
    4Zen 3桌面版,代号Vermeer的Ryzen 4000系列可能会在九月份登场亮相
    5华为2020款Matebook X Pro默默升级到十代处理器,首发还优惠卖
    6联发科处理器被抓跑分“作弊”:P95性能比天玑1000L还高
    7Fractal Design推出Celsius+系列一体式水冷散热器,全面升级ARGB
    8联发科、三星或将成为华为5G基带芯片供应商
    9SK海力士推出PE8000系列企业级低功耗PCIe 4 SSD
    已有 22 条评论,每一条合规评论都是对我们的褒奖。
    • 游客 03-28 12:44

      游客

      成立的。intel 因为命名方式不同,其10nm和台积电7nm是一代产品
      03-27 09:03
    • 支持(1)  |   反对(0)  |   举报  |   回复
    • 从倒数第二张图看出,三星工艺密度比台积电还强那么一丢丢,不是传闻三星比台积电缩水虚标。从7纳米 10纳米 14纳米 16纳米之间对比都是如此 ...

      支持(3)  |   反对(0)  |   举报  |   回复

      30#

    • 超能康猩猩教授 03-27 12:13

      LuluEh 博士

      想太多,台积电7nm最高密度1亿,目前的AMD Navi也就4500W不到,GPU的密度撑死最高密度的一半,5nm能做1亿就很牛逼了
      03-27 10:46
    • 支持(0)  |   反对(0)  |   举报  |   回复
    • 倒也是,还是太过乐观了,不过我感觉应该没那么大的折扣,120M/mm2应该能达到。

      支持(2)  |   反对(0)  |   举报  |   回复

      29#

    • LuluEh博士 03-27 10:46

      超能康猩猩 教授

      不过GPU使用的工艺版本通常都是密度较低的,这样容易提升频率,估计AN两家的GPU工艺版本密度大概会在140~160之间。
      03-26 18:28
    • 支持(4)  |   反对(0)  |   举报  |   回复
    • 想太多,台积电7nm最高密度1亿,目前的AMD Navi也就4500W不到,GPU的密度撑死最高密度的一半,5nm能做1亿就很牛逼了

      支持(0)  |   反对(0)  |   举报  |   回复

      28#

    • 游客 03-27 09:03

      yl0003 研究生

      这个技术应该比三星强。
      03-26 19:17
    • 支持(0)  |   反对(2)  |   举报  |   回复
    • 成立的。intel 因为命名方式不同,其10nm和台积电7nm是一代产品

      支持(1)  |   反对(0)  |   举报  |   回复

      27#

    • 游客 03-27 01:54

      哈哈哈哈,我等到1nm

      支持(1)  |   反对(1)  |   举报  |   回复

      19#

    • 下穿穿博士 03-26 23:05

      发热没办法解决吗

      支持(0)  |   反对(0)  |   举报  |   回复

      18#

    • QQ23870862终极杀人王 03-26 19:56

      性能有提高一倍不?

      支持(1)  |   反对(0)  |   举报  |   回复

      17#

    • yl0003研究生 03-26 19:17

      这个技术应该比三星强。

      支持(0)  |   反对(2)  |   举报  |   回复

      15#

    • 游客 03-26 18:44

      超能康猩猩 教授

      不过GPU使用的工艺版本通常都是密度较低的,这样容易提升频率,估计AN两家的GPU工艺版本密度大概会在140~160之间。
      03-26 18:28
    • 支持(4)  |   反对(0)  |   举报  |   回复
    • 期待有钱以后的RTG在RDNA3上首发N5

      支持(0)  |   反对(0)  |   举报  |   回复

      14#

    • 超能康猩猩教授 03-26 18:28

      超能康猩猩 教授

      不止,按这密度,200mm²快能塞进2个2080ti了,2080ti是18600M晶体管,754mm²面积,密度仅有24.67M/mm²,N5达到170M/mm²,接近7倍的密度,也就是说N5工艺只需要108mm²就能塞进2080ti的晶体管了。
      03-26 18:26
    • 支持(5)  |   反对(0)  |   举报  |   回复
    • 不过GPU使用的工艺版本通常都是密度较低的,这样容易提升频率,估计AN两家的GPU工艺版本密度大概会在140~160之间。

      支持(4)  |   反对(0)  |   举报  |   回复

      13#

    • 超能康猩猩教授 03-26 18:26

      游客

      台积电5nm制程很好,很适合GPU。200平方毫米面积塞近2080ti规格没压力!
      03-26 17:49
    • 支持(1)  |   反对(0)  |   举报  |   回复
    • 不止,按这密度,200mm²快能塞进2个2080ti了,2080ti是18600M晶体管,754mm²面积,密度仅有24.67M/mm²,N5达到170M/mm²,接近7倍的密度,也就是说N5工艺只需要108mm²就能塞进2080ti的晶体管了。

      支持(5)  |   反对(0)  |   举报  |   回复

      12#

    • 游客 03-26 17:49

      台积电5nm制程很好,很适合GPU。200平方毫米面积塞近2080ti规格没压力!

      支持(1)  |   反对(0)  |   举报  |   回复

      11#

    • onelite教授 03-26 17:15

      不说远了,人类30年内的半导体工艺极限在什么程度?大佬给预测一下?

      支持(0)  |   反对(0)  |   举报  |   回复

      10#

    • 游客 03-26 16:49

      游客

      这次疫情TSMC这高资本投入高产出的模式是一个很大的挑战
      如果全球电子消费萎靡,客户下单不及预期的话。台积将会面临很大的成本压力。 ...
      03-26 16:26
    • 支持(4)  |   反对(0)  |   举报  |   回复
    • 不管有无疫情现在的工艺模式发展下去客户规模只会继续缩小

      支持(1)  |   反对(0)  |   举报  |   回复

      9#

    • 倪嘉声编辑 03-26 16:47

      超能康猩猩 教授

      “前者的单元面积为0.025μm2,后者的面积为0.021μm2”,这个写反了吧,前者高密度库应该面积更小才对,下面的HD SRAM图标的就是0.021μm2
      03-26 16:31
    • 支持(0)  |   反对(0)  |   举报  |   回复
    • 是的,写反了,感谢指出

      支持(0)  |   反对(0)  |   举报  |   回复

      8#

    • 拾人牙慧博士 03-26 16:41

      游客

      这次疫情TSMC这高资本投入高产出的模式是一个很大的挑战
      如果全球电子消费萎靡,客户下单不及预期的话。台积将会面临很大的成本压力。 ...
      03-26 16:26
    • 支持(4)  |   反对(0)  |   举报  |   回复
    • 想多了,首先高投入高回报战略是个果而不是因,这并不是台积电某个人的战略思想,而是大量半导体设计公司一起挺台积电的自然且必然的结果,是很稳的。
      而且疫情影响最多是供不应求变成供求相等而已。倒霉的反而是三星,没有那么多客户因为排不上台积电的队去找三星了。

      支持(5)  |   反对(0)  |   举报  |   回复

      7#

    • 游客 03-26 16:39

      intel这几年是挤牙膏挤得不重视自己一向擅长的工艺研发了,AMD傍上了台积电,台积电最先进的工艺给苹果、华为等手机SOC芯片用,苹果的A14芯片都准备用在自家的macbook prot上了,芯 ...

      支持(0)  |   反对(1)  |   举报  |   回复

      6#

    • 超能康猩猩教授 03-26 16:34

      游客

      这次疫情TSMC这高资本投入高产出的模式是一个很大的挑战
      如果全球电子消费萎靡,客户下单不及预期的话。台积将会面临很大的成本压力。 ...
      03-26 16:26
    • 支持(4)  |   反对(0)  |   举报  |   回复
    • 不过还好,因为这种需求是一直存在的,对于台积电来说只不过是刚推出的N5赚钱没那么快了而已,以后苹果华为高通AMDNV都还会用的。

      支持(2)  |   反对(0)  |   举报  |   回复

      5#

    • 超能康猩猩教授 03-26 16:31

      “前者的单元面积为0.025μm2,后者的面积为0.021μm2”,这个写反了吧,前者高密度库应该面积更小才对,下面的HD SRAM图标的就是0.021μm2

      支持(0)  |   反对(0)  |   举报  |   回复

      4#

    • 游客 03-26 16:26

      这次疫情TSMC这高资本投入高产出的模式是一个很大的挑战
      如果全球电子消费萎靡,客户下单不及预期的话。台积将会面临很大的成本压力。 ...

      支持(4)  |   反对(0)  |   举报  |   回复

      3#

    • 4638263研究生 03-26 16:24

      谁能想到散热会成为瓶颈呢?

      支持(0)  |   反对(0)  |   举报  |   回复

      2#

    • 拾人牙慧博士 03-26 16:16

      看起来Zen3使用N7P的可能性越来越大了。
      不过无所谓,反正打赢彗星湖是十拿九稳的。
      有机会给大家科普一下“库”怎么样。

      支持(6)  |   反对(0)  |   举报  |   回复

      1#

    我来评论
    为你推荐