目前5nm制程节点的栅极间距为50nm，不过这是使用单侧互连的简单FinFET。三星展示的CFET方案里，栅极间距为45/48nm，比起英特尔的60nm要更小。尽管三星的CFET原型里45nm栅极间距版本性能有所下降，但研究人员认为通过对制造过程的优化可以解决这个问题。三星成功之处是能够电气隔离堆叠的n和p两种MOS器件的源和漏，关键步骤是使用一种涉及湿化学品的新型干刻蚀来替代湿法刻蚀。另外与英特尔单个晶体管使用3个纳米片不同，三星是成对晶体管使用单个纳米片。

台积电与三星一样，设法将栅极间距控制在48nm，其CFET方案的特点包括一种在顶部和底部晶体管之间形成介电层的新方法，以保持间距。纳米片通常由硅和硅锗的交替层形成，台积电尝试使用硅锗专用刻蚀方法，在释放硅纳米线之前于两个晶体管之间构建隔离层。

据了解，CFET技术转化为商业大规模使用大概还需要7到10年的时间，在此之前仍然有许多前期准备工作要完成。

CFET晶体管将n和p两种MOS器件相互堆叠在一起，需要使用高精度和高功率的High-NA EUV光刻机来制造。其概念最初由IMEC研究所于2018年提出，虽然早期探索研究主要集中在学术界，不过英特尔和台积电已经冒险进入该领域，积极展开下一代晶体管架构的研究。

目前英特尔已建立了一个单片式3D CFET，将三条n-FET纳米片分布覆盖在三条p-FET纳米片之上，并保持30nm的垂直间隙。英特尔将报告取名为“采用电源通孔和直接背面组件触点60nm栅极间距的堆栈式CMOS逆变器演示”，描述了在60nm栅极间距上使用CFET的功能逆变器测试电路。该设计还采用垂直分层双电源漏外延和双金属闸极堆栈，并结合了英特尔的PowerVia背面供电技术。

台积电将讨论其实际操作CFET的方法，这是为制造逻辑芯片而量身定制的，具有48nm栅极间距。台积电的设计强调了层状n型纳米片晶体管置于p型晶体管之上，使其具有跨越六个数量级的开/关电流比。台积电已经证明了其设计的耐用性，90%以上的晶体管成功经受住了测试。不过台积电也承认，要充分利用CFET技术的能力，还有更多的功能需要吸收，目前正在进行的工作是实现这一目标的关键一步。

CFET技术为晶体管设计带来了明显的转变，其允许垂直堆栈两个晶体管安装在一个晶体管的面积内，可进一步提升芯片上晶体管的密度。这种设计不仅为提高空间使用提供解决方案，而且还促进了更精简的CMOS逻辑电路布局，有利于提高设计效率。CFET的既有结构可以减少寄生效应，从而为提高性能和功率效率创造了可能。此外，还能与背面供电等新技术相结合，可简化制程技术的复杂性。

台积电正在研究各种晶体管设计类型，这些研究项目需要很长时间，而CFET技术可能是未来最有可能的候选之一，不过现阶段不能说已经超越Nanosheet，而且CFET晶体管需要将新材料整合到制造过程中，从而导致对应的制程节点需要更大的投资。唯一肯定的是，台积电在2nm工艺起会引入GAAFET晶体管技术。

台积电使用FinFET晶体管已经有十年了，期间经历了五代工艺，正常来说GAAFET晶体管应该也会使用几代产品，至于CFET晶体管距离大规模量产仍然很遥远。