由于使用High-NA EUV光刻系统将大大增加晶圆厂的成本，根据配置的不同，设备的价格约在3.85亿美元起步。芯片制造商普遍更倾向于重复利用现有的工具，台积电也同样如此，尽可能地避免使用High-NA EUV光刻系统，除非原有的EUV光刻系统无法继续改进生产能力。与此同时，台积电还在相关光刻材料上下功夫，以提高光刻工艺和良品率。总的来说，台积电在High-NA EUV光刻技术上并不是太积极，更多地想挖掘现有EUV光刻设备的潜力。

与台积电不同，英特尔很早便下单订购High-NA EUV光刻机，型号为TWINSCAN EXE:5000的系统。英特尔已完成了业界首台High-NA EUV光刻机组装工作，正在进行校准步骤。传闻英特尔已经获得了明年上半年之前生产的大部分High-NA EUV光刻机，而现阶段ASML每年仅能生产5到6台High-NA EUV光刻机，ASML目前收到的订单数量在10至20台之间。

High-NA EUV提供了0.55数值孔径，与此前配备0.33数值孔径透镜的EUV系统相比，精度会有所提高，可以实现更高分辨率的图案化，以实现更小的晶体管特征。业界普遍认为，半导体工艺进入2nm时代后，会逐步采用High-NA EUV技术，以替换现有的EUV工艺。

由于市场对高性能计算和人工智能（AI）的需求激增，从2020年到2024年，其7nm以下先进工艺的复合年增长率（CAGR）超过25%。台积电决定扩大对先进工艺的产能投资，预计2024年的资本支出比过去四年增长了10%。

台积电在2022年至2023年期间平均每年建造五座晶圆厂，今年增加到七座，其中包括三家晶圆厂、两家封装厂和两家海外工厂。在中国台湾建设中的新竹Fab 20和高雄Fab 22都是2nm晶圆厂，目前进展顺利，预计明年开始生产。

同时台积电也非常注重在先进封装方面的投入，从2022年到2026年，台积电的SoIC和CoWoS产能的复合年增长率分别超过100%和60%。台积电希望到2026年底时，CoWoS产能可以在2023年的水平上增加两倍以上。

此外，台积电在EUV技术方面的应用也愈发成熟，EUV设备数量自2019年以来增长了10倍，目前占全球总数的65%。

英伟达新款Blackwell架构产品即将到来，包括GB200、B100和B200等多款新品，预计会消耗更多的CoWoS产能。此前有报道称，台积电计划2024年全面提升封装产能，预计年底每月产能将达到4万片，相比于2023年提升至少150%。此外，台积电已经在规划2025年的CoWoS产能计划，很可能还要实现倍增，其中英伟达的需求占据了一半以上。

目前一般的CoWoS封装里，需要在GPU芯片周围放置多个HBM芯片，而HBM芯片也被认为是瓶颈之一。随着堆叠层数和极紫外光刻（EUV）应用的增加，技术难度也随着HBM的迭代而升级。根据存储器制造商的规划，HBM3/3E的堆叠层数将从HBM2/2E的4到8层升至8到12层，未来HBM4更是进一步升至16层。

由于双重瓶颈的存在，短时间内很难克服AI GPU供应不足的问题。其他代工厂也在提出一些解决方案，希望能缓解封装产能不足的问题，比如英特尔使用矩形玻璃基板来取代传统的12英寸晶圆中介层，但是还需要大量的准备工作，并且要等待行业参与者的合作。

最近有消息称，台积电在中国台湾的北部（新竹宝山）、中部（台中中科）和南部（高雄楠梓）都有重大投资，兴建2nm工厂。其中新竹科技园宝山用地二期会兴建Fab20晶圆厂，共规划了四座12英寸晶圆厂（P1-P4），是新一代N2工艺的启动点。按照台积电的规划，宝山P1厂将于2024年下半年进入风险性试产，2025年第二季度实现小批量生产。

毫无疑问，苹果将是台积电2nm工艺的首个客户。虽然不少人猜测2025年发布的iPhone将首发搭载2nm芯片，但最新报告指出，iPhone 17系列所搭载的A19 Pro将错过2nm制程节点，选择的是N3P工艺，而今年的A18 Pro则是N3E工艺，与M4一样。

随着新一代工艺的量产，会进一步推高台积电的营收，预计2nm晶圆的报价比任何3nm迭代都要高。

据Anandtech报道，台积电在本周举行的技术研讨会上透露，这是其长期以来首次为满足专业技术需求专门建造生产线，接下来的四到五年里，逐步将特殊制程产能提升到目前的1.5倍，不但扩大了制造网络的足迹，还提高了整个晶圆厂供应链的弹性。

除了大家熟悉的N5和N3等为逻辑芯片服务的制程工艺外，台积电还提供了一系列的特殊制程工艺的代工服务，包括用户制造功率半导体、CMOS图像传感器、混合模拟I/O和超低功耗应用（比如物联网）等。一般来说，这些特殊制程的工艺会相对落后一些，但无论采用何种底层技术，产能需求都与台积电主要的逻辑制程节点需求同步增长，而台积电也会定时重新评估，规划特殊制程的产能。

全面扩大不同工艺的生产能力是台积电近年来的扩张目标之一，为了满足未来对所有类型工艺技术的需求，台积电也在积极开发先进的特殊制程工艺，下一个到来的是N4e，这是基于4nm打造的超低功耗工艺，不过台积电没有透露太多的技术细节。目前台积电最先进的同类工艺是N6e，工作电压在0.4V至0.9V之间，未来N4e可能会降至0.4V以下。

据Trendforce报道，最近台积电欧洲区负责人在荷兰举行的研讨会上，确认了其德国晶圆厂的建设时间，计划于今年第四季度开工，预计2027年投产。该项目得到了欧盟和德国政府的大力支持，台积电有信心获得《欧洲芯片法案》的补贴。

计划中的新建300mm晶圆厂将专注于22/28nm工艺，主要生产汽车使用的微控制器，未来有可能扩大生产，引入更先进的半导体技术，比如12/16nmFinFET工艺。预计该座晶圆厂的月产能为4万片晶圆，将创造约2000个直接的高科技专业工作岗位。项目投资总额预计超过100亿欧元，包括股权注入、债务借款以及欧盟和德国政府的补助，日常运营将由台积电负责。

台积电称，目前欧洲的半导体生态系统令人兴奋，通过在德国建造新的晶圆厂，使得其能够直接与主要汽车客户接触，此举非常有意义。

据AnandTech报道，台积电在近日举办的2024欧洲技术研讨会上表示，将采用N5和N12FFC+工艺制造基础裸片，为HBM4提供前所未有的性能和能源效率。台积电称，正在与主要的HBM内存合作伙伴联手，在先进制程上实现HBM4的全堆栈集成，其中N12FFC+工艺可以在满足性能要求下具备成本优势，N5工艺则可以在更低功耗下达到HBM4预期的速度。

N5是目前最先进的制程工艺之一，用于制造最好的CPU和GPU，现在用到存储器上属于一件大事，比起之前传言中采用的N7工艺更为先进。利用N5工艺，可以将更多的逻辑和功能封装到HBM4的基础裸片里，并实现非常精细的互连间距，这对于逻辑芯片上的直接键合至关重要，从而提高人工智能（AI）和高性能（HPC）所需的内存性能。N12FFC+工艺源自台积电非常成熟的16nm FinFET技术，制造的HBM4基础裸片可用于构建12层及16层堆栈，分别提供48GB和64GB的容量，比起N5工艺更具性价比。

此外，台积电还在优化CoWoS-L和CoWoS-R封装技术，以支持HBM4集成。按照SK海力士和台积电的计划，HBM4预计在2026年投产。

目前市场上唯一采用N3E工艺的芯片是苹果的M4，相比于采用N3B工艺的M3，不但增加了晶体管的数量，还提高了运行的频率，效果看起来相当不错。台积电表示，目前N3E工艺的产量和良品率都非常好，可以看到客户的产品有着很好的表现，同时也增强了其他潜在客户选择投产的信心。

N3E在N3B基础上做了简化，减少了EUV光罩层数，从25层减少到21层，降低了生产成本，并提升了产量和良品率。N3P作为增强型工艺，在N3E基础上有额外的提升，在相同功率下，性能可提高5%，或者相同频率下降低5%-10%的功耗，密度为N3E的1.04倍。

此外，N3P保持了与N3E的IP模块、设计工具和兼容性，使其成为开发人员一个具有吸引力的选择。这种连续性确保了大多数新的芯片设计（流片）可以N3E过渡到N3P，从而利用后者更强的性能以及更好的成本效益。

据Trendforce报道，日本熊本县新任知事木村敬（Takashi Kimura）在接受媒体采访时表示，将不遗余力地说服台积电在该地区建立第三家晶圆厂，已经向台积电提议今年夏天访问其总部，讨论相关事宜。此外，还希望吸引众多半导体相关企业和研究机构到熊本县，旨在建立一个类似于中国台湾新竹科学园区的产业集群，将当地转变为半导体中心，其中包括人工智能（AI）、数据中心和自动驾驶技术。

目前台积电已确认建设第二座晶圆厂，2024年底开工，2027年底开始运营，产能的扩大也有望优化整体成本结构和供应链效率。未来两座晶圆厂合计月产能将超过10万片12英寸晶圆，采用的半导体制造工艺包括40nm、22/28nm、12/16nm和6/7nm，面向汽车、工业、消费和高性能计算（HPC）相关领域的芯片。此外，产能规划可根据客户需求进行调整，预计将直接创造3400多个高科技工作岗位。

据相关媒体报道，台积电向参与会议的人士透露，A16制程工艺不需要下一代High-NA EUV光刻系统参与。这意味着台积电已经找到了在现有EUV光刻系统重经济高效地使用双重曝光等方法，将临界尺寸提高到13nm以上。不过台积电并没有停止探索在未来制程工艺中使用High-NA EUV光刻技术的步伐，紧随A16之后的A14制程工艺就会引入新的光刻技术。

台积电在此前的报告中表示，目前开发中的A14制程工艺旨在进一步改善频率、功率、密度和成本的表现，项目进展良好。台积电将继续探索High-NA EUV光刻技术的使用，对薄膜掩膜板等进行研究，以支持前沿技术并扩展摩尔定律。

使用High-NA EUV光刻系统将大大增加晶圆厂的成本，根据配置的不同，设备的价格约在3.85亿美元起步。芯片制造商更倾向于重复利用现有的工具，所以台积电也尽可能地避免使用High-NA EUV光刻系统，除非原有的EUV光刻系统无法继续改进生产能力。与此同时，台积电也在相关光刻材料上下功夫，以提高光刻工艺和良品率。

台积电这次公布A16制程工艺多少有点让人感到意外，随着人工智能行业加速发展、需求攀升，台积电似乎加快了制程技术的开发。

其中台积电首次公布A16制程工艺，将结合纳米片晶体管和背面供电解决方案，大幅度提升逻辑密度和能效。此外，台积电还推出了系统级晶圆（TSMC-SoW）技术，带来了革命性的晶圆级效能优势，满足了超大规模数据中心未来对人工智能应用的要求。这次台积电公布的新技术包括：

A16制程工艺 - A16将结合其超级电轨（Super Power Rail）架构和纳米片晶体管，预计2026年量产。超级电轨架构也就是背面供电技术，以便在正面释放出更多的布局空间，提升逻辑密度和效能，适用于具有复杂讯号及密集供电网络的高性能计算（HPC）产品。相比于N2P工艺，A16在相同工作电压下速度快了8-10%，或者在相同速度下，功耗降低了15-20%，同时密度提升了1.1倍。

NanoFlex技术 - 即将推出的N2工艺将搭配NanoFlex技术，为芯片设计人员提供了灵活的标准元件。这是芯片设计的基本构建模组，高度较低的元件能够节省面积并拥有更高的功耗效率，而高度较高的元件则将效能最大化。客户能够在相同的设计区块中优化高低元件组合，调整设计进而在应用的功耗、效能及面积之间取得最佳平衡。

N4C制程工艺 - N4C延续了N4P技术，晶体管成本降低8.5%且降低了门槛，预计2025年量产。由于与N4P相兼容，客户可以轻松转到N4C，晶体管尺寸缩小并提高了良品率，为强调价值为主的产品提供了具有成本效益的选择。

系统级晶圆（TSMC-SoW） - 台积电的CoWoS先进封装是人工智能革命的关键推动技术，让客户能够在单一中介层上并排放置更多的处理器核心及高频宽记忆体（HBM）。台积电提供的系统整合芯片（SoIC）已经成为3D芯片堆叠的领先解决方案，越来越多的客户更趋向采用CoWoS搭配SoIC及其他元件的做法，以实现最终的系统级封装（System in Package, SiP）整合。

硅光子整合 - 台积公司正在开发紧凑型通用光子引擎（COUPE）技术，其中使用了SoIC-X芯片堆叠技术将电子裸片堆叠在光子裸片之上，相较于传统的堆叠方式，能够为两者之间的介面提供最低的电阻及更高的能源效率。台积电预计2025年完成小型插拔式连接器的COUPE验证，2026年整合CoWoS先进封装成为共同封装光学元件（Co-Packaged Optics, CPO），将光连结直接导入封装中。

车用先进封装 - 继2023年推出支持车用客户的N3AE制程后，台积电凭借整合先进芯片与封装来持续满足车用客户对更高计算能力的需求，同时还要符合车规安全与品质要求。台积电正在开发InFO-oS及CoWoS-R解决方案，以支持援先进驾驶辅助系统（ADAS）、车辆控制及中控电脑等应用，预计2025年第四季完成AEC-Q100第二级验证。

台积电表示，将为客户提供最完备的技术，从最先进的制造工艺到最广泛的先进封装组合等，以实现对人工智能的愿景。

据The Elec报道，SK海力士打算选择台积电的7nm工艺，用于生产HBM4所需要的基础裸片（Base Die），这是双方针对搭载于HBM封装内最底层的基础裸片优化工作的一部分。HBM是将多个DRAM裸片（Core Die）堆叠在基础裸片上，并通过硅通孔（TSV）技术进行垂直连接而成。基础裸片也连接至GPU，起着对HBM进行控制的作用。

SK海力士包括HBM3E（第五代HBM产品）在内的HBM产品，都是基于自身制程工艺制造了基础裸片，但HBM4选择台积电的先进逻辑工艺，以便增加更多的功能。双方还计划将SK海力士的HBM产品和台积电的CoWoS技术融合，做进一步的协力优化工作，以应相关客户对HBM产品的要求。

此外，SK海力士还计划生产在性能和功效等方面更广的满足客户需求的定制化（Customized）HBM产品。根据SK海力士的安排，2026年将实现HBM4的批量生产。

据Seeking Alpha报道，台积电首席执行官魏哲家在2024年第一季度财报电话会议上表示：“如果我的客户要求进入某个特定领域，那么台积电和客户肯定必须分担增量成本。我们在海外确实遇到了一些更高的成本问题，比如最近的通货膨胀和电价。我们希望客户与我们分担这些高出的成本，已经开始与客户进行讨论。”

魏哲家的这番表态并不令人感到意外，毕竟过去台积电就已多次抱怨海外工厂遇到的高成本问题。显然，未来台积电的客户如果希望在特定地点的晶圆厂生产芯片，那么台积电就会收取溢价，以维持毛利率。至于具体的溢价是多少，还有待确认。去年曾有消息称，选择在美国亚利桑那州的Fab 21使用N4/5制程生产芯片，可能比本土生产相同的芯片贵了20%至30%。

事实上，即便台积电在中国台湾的晶圆厂最近也遇到了电价上涨的问题。根据当地主管部门最后确定的工业用电价格调整方案，台积电作为用电第一大户，增幅达到了最高级的25%。台积电称，此轮电价上涨导致下季度毛利率下降0.6%至0.7%，下半年影响更大，达到0.7%至0.8%。加上本月初花莲近海地震造成的损失，估计台积电最后会选择提高代工价格来解决。

台积电在2024年第一季度的净利润为2254.9亿新台币（约合人民币501.72亿元），摊薄后每股收益为新台币8.70元（1.38美元每ADR单位），相比去年同期两者均增加了8.9%。如果与2023年第四季度的财报比较，2023年第三季度的净利润减少了5.5%。

在2023年第四季度，台积电的毛利率、营业利润率和税后纯益率分别为53.0%、41.6%和38.2%。到了2024年第一季度，台积电的毛利率略微升至53.1%，营业利润率升至42.0%，同时税后纯益率略微降至38.0%。

在2024年第一季度里，3nm、5nm和7nm工艺的出货量分别占总收入的9%、37%和19%，三者相加达到了销售金额的65%，低于上一季度的67%，主要是3nm工艺的收入减少了，目前先进工艺占据了台积电大概三分之二的收入。在台积电的定义里，7nm或更先进的工艺都称为先进工艺。

台积电表示，2024年第一季度的营收受到了智能手机的季节性因素影响，不过部分被HPC的需求所抵消，进入第二季度后，将受到智能手机季节性需求的持续影响，业绩的主要支撑点来自于市场对3nm和5nm工艺的需求。台积电预计2024年第二季度的收入将在196亿美元至204亿美元之间（假设新台币兑换美元的平均汇率为32.3兑1），毛利率在51%至53%之间，营业利润率在40%至42%之间。

SK海力士表示：“公司作为AI应用的存储器领域的领先者，与全球顶级逻辑代工企业台积电携手合作，将会继续引领HBM技术创新。通过以构建IC设计厂、晶圆代工厂、存储器厂三方技术合作的方式，公司将实现存储器产品性能的新突破。”

据了解，SK海力士和台积电首先致力于针对搭载于HBM封装内最底层的基础裸片（Base Die）进行性能改善。HBM是将多个DRAM裸片（Core Die）堆叠在基础裸片上，并通过硅通孔（TSV）技术进行垂直连接而成。基础裸片也连接至GPU，起着对HBM进行控制的作用。

SK海力士包括HBM3E（第五代HBM产品）在内的HBM产品，都是基于公司自身制程工艺制造了基础裸片，但HBM4开始会采用台积电的先进逻辑（Logic）工艺，以便增加更多的功能。SK海力士和台积电将协力优化SK海力士的HBM产品和台积电的CoWoS技术融合，以应相关客户对HBM产品的要求。

此外，SK海力士还计划生产在性能和功效等方面更广的满足客户需求的定制化（Customized）HBM产品。